XCENA: La startup que redefine la memoria para IA con su chip MX1 y una inversión de $135 millones

Innovación en chips de memoria para inteligencia artificial

Cada vez que haces una pregunta a ChatGPT, tu solicitud desencadena una carrera de relevos de datos. La información sale de la memoria, pasa por una CPU para preprocesamiento, viaja a una GPU para cálculos pesados y luego regresa. Ese viaje se repite por cada palabra que genera la IA. El cuello de botella es estructural: implica enrutar a través de algunos de los chips más caros y de alto consumo energético de la industria en cada solicitud. Esa ineficiencia es exactamente lo que XCENA, una startup con oficinas en Corea del Sur y EE.UU., intenta resolver.

¿Cómo funciona el chip MX1?

La startup, fundada en 2022 por el CEO Jin Kim junto al CTO Dohun Kim y el CPO Harry Juhyun Kim (todos veteranos de Samsung y SK Hynix), ha diseñado un chip que coloca capacidades de cómputo mucho más cerca de la DRAM (memoria rápida de corto plazo). Así, las operaciones rutinarias de datos se manejan cerca de la memoria, evitando los costosos viajes de ida y vuelta entre CPU, GPU y memoria. Su chip, el MX1, se conecta a la CPU mediante CXL (Compute Express Link), una especie de carril exprés dedicado entre el procesador y la memoria, procesando datos antes de que tengan que salir del módulo de memoria. La compañía afirma que lo que antes requería 10 servidores podría ejecutarse en solo uno.

Financiamiento y valoración

XCENA acaba de recaudar $135 millones en una ronda Serie B con una valoración de $570 millones, elevando su financiamiento total a $185 millones. La ronda fue liderada por los fondos de capital de riesgo surcoreanos Atinum e IMM Investment, junto con Corstone Asia y los inversores existentes SBI Investment y Mirae Asset Capital. La empresa, que cuenta con más de 90 empleados distribuidos entre Pangyo (el centro tecnológico de Seúl) y Sunnyvale (California), también está en conversaciones con inversores internacionales para obtener financiamiento adicional.

Impacto en la infraestructura de IA

Jin Kim explicó:

“Las CPU y GPU se han vuelto más inteligentes durante décadas. La memoria nunca lo hizo. XCENA quiere cambiar eso”.

Además, señaló que el reciente aumento en los precios de la memoria y las acciones relacionadas apunta a un cambio más amplio en la infraestructura de IA hacia arquitecturas centradas en la memoria. De hecho, este mes las tres empresas que dominan el mercado global de chips de memoria —Samsung, SK Hynix y Micron— cruzaron por primera vez una valoración de un billón de dólares.

XCENA apuesta por la tesis de que “la inferencia no es solo un problema de cómputo; es cada vez más un problema de escalado de memoria”. Mientras los fabricantes de unidades de procesamiento neuronal (NPU) compiten para desafiar a Nvidia en cargas de trabajo de entrenamiento, XCENA apunta a la capa intensiva en memoria que subyace a todo ello.

Producción y competencia

El MX1 sigue siendo un prototipo. Los chips de producción en masa saldrán de las líneas de fundición de Samsung a finales de 2026, y la empresa espera generar ingresos a partir de 2027. Sus rivales más cercanos incluyen a Astera Labs y Marvell, ambas cotizadas en Nasdaq y dedicadas a la conectividad de memoria de próxima generación. Kim señaló que el diferenciador clave es la propiedad intelectual: “Tenemos miles de núcleos” construidos sobre la arquitectura de código abierto RISC-V, optimizados específicamente para el procesamiento de datos. Además, XCENA diseña su propia jerarquía de memoria interna, bus de interconexión y controlador DRAM, un nivel de integración vertical que la mayoría de las empresas de chips, incluidos rivales más grandes, suelen subcontratar.

Las conversaciones con varios proveedores globales de memoria están en etapas tempranas, aunque Kim se negó a nombrarlos. Los clientes ideales son los hiperescaladores que gastan decenas de miles de millones al año en infraestructura de IA, donde incluso una pequeña ganancia en eficiencia de memoria puede significar cientos de millones en ahorros.